何谓韬（τ）定律 ？简而言之是以“功夫缩微”代替“几何缩微” ，通过逻辑折叠等创新技术 ，压缩芯片内的走线距离、互联时延 ，提高电信号传输效能 ，让芯片从2D平面进化为3D立体 ，从而启发出一条有别于钻营造程纳米节点的新路 。
一位半导体先进封装的从业者通知《中国企业家》：圈内人对韬（τ）定律的提出颇感兴奋 ，韬（τ）定律性质是为了脱节EUV高端光刻机的约束 。光刻机要依附全球供给链能力出产 ，且良率把控难度大 。
“传统6纳米的芯片一次流片要破费6亿元人民币 ，且不愿定每次都能成功 。从芯片设计到晶圆造作 ，各环节研发与出产成本高昂 。”但通过“逻辑折叠” ，芯片机能即便达不到传统蹊径的100%成效 ，但也能够用更低成本达到95%的效力 ，并更具不变性 。
还有行业人士暗示：韬定律让晶圆厂竞争压力被沉新分配了 。从前的逻辑是每代都要跑到最先进节点 ，投资巨大、风险集中在少数几家 。韬定律指出同样的系统机能能够通过封装和架构来换取 ，不是每家都必须跑到最前沿 。
华为Fellow（华为技术最高荣誉之一）获得者夏晶在演讲中提到了两个有趣的迸作 。他说：一张通常的A4纸薄得险些没有厚度 ，但半数42次 ，它的厚度能够逾越地球到月球的距离 。
另一个迸作是 ，大天然从无序的氨基酸通过蛋白质折叠 ，从而形成性命体 。而韬（τ）定律也能够通过对零散、平铺、冗余硬件的不休沉构和优化 ，让它蜕变为高效智能的算力性命体 ，实现算力的深度进化与持续成长 。
以手机SoC（系统级芯片）为例 ，逻辑折叠依附混合键合、背面布线等先进工艺 ，通过超高密度垂直互联 ，将平面电路做细粒度立体分层拆分 ，高低层协同设计 ，不增长封装尺寸前提下提升有效晶体管密度 ，从而提升机能 。
昇腾384超节点蕴含了384颗NPU和192颗鲲鹏CPU ，技术的关键不在于单颗芯片 ，而是芯片间的互联通讯时延 ，华为通过自主开发的灵衢总线将成百上千颗芯片虚构为一颗巨型逻辑芯片 。
在5月26日的IEEE中国会议上 ，夏晶在演讲中说：“我们必须在（超节点）规模持续扩张的同时 ，不休优化互联 ，持续压低延长 ，持续降低通讯开销 ，让系统增大的过程中还能更高效 ，更快 ，不休把多芯片折叠起来的过程 ，我们把它叫system folding（系统折叠） 。”
昇腾384超节点通过用光� ？槿〈车耐呤� ，吞吐Token效能做到了行业最佳 。在2026年第四时度 ，华为将上线“950超节点” ，它衔接了8192张昇腾950DT卡 ，算力规模是昇腾384超节点的20多倍 ，这也将进一步让适配了昇腾的DeepSeek等模型厂商更具Token价值优势 。
作为华为半导体业务部总裁 ，2019年5月地缘摩擦加剧之际 ，她在华为海思发出内部信 ，结尾是：“前路更为艰苦 ，我们将以勇气、智慧和毅力 ，在极限施压下挺直脊梁 ，奋力前行 。滔天巨浪方显英雄本色 ，艰巨困苦铸造诺亚方舟 。”
尔后 ，何庭波携带团队在6年功夫做出381款芯片 ，其中蕴含麒麟芯片、鲲鹏CPU、昇腾GPU等一系列芯片 。5月26日接受《人民日报》采访时 ，她暗示：未来4年、5年、10年的加快度 ，我们跟另一条路路齐全能够相比 ，我们不会越来越远 ，只会越来越好 。
《中国企业家》结合对半导体从业者采访、5月25日何庭波颁布的技术论文 ，以及5月26日 ，华为两位Fellow获得者黄永和夏晶解读韬（τ）定律的演讲 ，沉点梳理并解答了以下5个关键问题：
芯和半导体副总裁仓巍通知《中国企业家》：从前的芯片设计 ，像是在一座幼镇上盖屋子——把每栋屋子造得越来越幼 ，这样同样大的地皮上就能住更多人 。但这也让街路变多 ，越来越绕 。而“逻辑折叠” ，好比把平房造成楼房 。屋子不用缩幼 ，地皮不用变大 ，楼层之间装上电梯 ，人们要互换 ，直接乘电梯高低就行 ，再不用在地面上绕远路 。
仓巍诠释路 ，传统AI芯片的封装 ，好比一栋只有前后两个门的仓库 。仓库里面能够无限扩建货架（算力） ，但所有货物的进出只能走这两扇门 �；跫茉蕉� ，堵在门口的货车就越多 ，再大的仓库也被两扇门卡死了 。
华为的解法是拆掉了仓库的屋顶 ，让货物能够从天上直接吊进吊出——内存、供电、光互连全数改走垂直方向 。仓库扩多大 ，头顶的装屑积就随着扩多大 ，彻底绕开了门口的拥挤 。
“韬定律的主题主张 ，是让芯片工程师、系统架构师、软件工程师都萦绕压缩这个功夫来协同 ，而不是各自由自己那一层做优化 。”仓巍说 。
仓巍提到 ，芯片在实现折叠之后 ，最主题的挑战是良率 。两张晶圆键合在一路 ，对准精度要达到0.5微米以内 ，键合节距要做到1.5微米甚至更幼 。任何一张晶圆上的缺点 ，城市影响整个堆叠的制品率 。
晶圆间工艺差距是另一个辣手问题 。两张晶圆来自分歧批次 ，有时甚至来自分歧节点 ，阈值电压、驱动电流、互连电阻城市有误差 ，叠加到时钟树散布上 ，很容易让时钟偏斜（skew）超出预算 ，导致芯片工作不不变 。
此表 ，光衔接的不变性也是一大挑战 。在数据中心的推算服务器和超节点上 ，采取光衔接固然效能高 ，但解决“数据丢包”问题则存在挑战 。
对此 ，华为技术专家诠释：铜线衔接也会丢包 ，但因是物理衔接 ，所以偶发性的丢包会依照和谈沉发；但光衔接出现闪断 ，必要更上层的方式解决问题 。专家说：“若是光出现闪断 ，它很有可能并不是一个几个纳秒级的 ，它甚至是秒级的 ，在这种级此外闪断情况下 ，必要上层软件来过问 。”
摩尔定律指的是集成电路上能够包容的晶体管数量在约莫每经过18个月到24个月便会增长一倍 �；谎灾� ，处置器的机能约莫每两年翻一倍 ，同市价值降落为之前的一半 。
成本墙 ，EUV光刻机一台造价超过1.5亿美元 ，折旧成本直接压在晶圆上；一颗2纳米芯片的设计用度已超过10亿美元；单元晶体管成本不降反升 。
功耗墙 ，晶体管越堆越多 ，芯片的发热却压不住 。今天一颗高端AI加快器的热设计功耗已经超过1000瓦 ，让散热已经成为一门独立的工程学 。
华为技术专家暗示 ，为了添补摩尔定律演进放缓带来的影响 ，他们会有折叠两层到三层甚至多层的必要 ，并且已经发展了钻研 ，未来会有有关产品上市 。
他们还预报 ，鲲鹏960的三层堆叠架构 ，指标冲击4GHz主频 ，单元投影晶体管密度突破200MTr/mm?（百万晶体管/平方毫米） ，依附工艺迭代优化键合间距 ，实现垂直互联无绕线直通 。
何庭波在论文里提到 ，将τ缩微出现为一个实现的系统是有误导性的 ，若干内容性问题依然悬而未决 。但论文也预报说 ，一条τ原生的工具链——盛开、多物理场、3D原生 ，将是未来十年最沉要的赋能投资 。
有EDA厂商通知《中国企业家》 ，他们已经在积极布局韬（τ）定律带来的衍出产业链 。他们以为 ，对于华为来说 ，晶圆造作并非最大难点 ，主题瓶颈在芯片架构设计与多维度仿真 ，涵盖电路、芯片、系统全层级 ，要实现多维度仿真 ，反复迭代 ，匹配工艺现实成效 ，这必要芯片设计公司、基板厂、封测厂突破壁垒 ，结合作战 。
AI投资人、丽江数据经济钻研院AI经济钻研中心联席主任王捷曾参加摩尔线程天使轮、长鑫存储C轮蹬撞科技项目投资 。他暗示 ，对于设计来说 ，未来将从只做传统的二维设计 ，转向也要做3D-aware architecture（原生支持三维堆叠的芯片架构） 。对于晶圆厂来说 ，成熟造程的沉要性会上升 ，多层逻辑堆叠可能带来晶圆需要显著增长 。
陈立武说 ，当他询些设计师 ，若何攻克技术难题时 ，他们回覆：“固然我们被限度使用很多工具 ，但我们有自己的‘土法子’ ，我们能搞定 。”
华为技术专家在5月26日的演讲中也对此间接回应路：“鲲鹏950 CPU通过芯片折叠不仅仅获得了单元面积更多的晶体管 ，放了更多的CPU ，还通过期钟互联供电的一体化设计 ，让多芯片像一颗芯片一样运行 。”
据媒体报路 ，将于今年秋季面世的麒麟手机芯片已经率先选取了逻辑折叠技术 ，机能大幅提升 。预计到2031年 ，基于该定律的高端芯片晶体管密度将达到1.4纳米造程的一致水平 。
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